華為“韜定律”如何突破摩爾定律瓶頸并重塑AI芯片發(fā)展路徑？

華為提出的“韜（τ）定律”是在摩爾定律于7nm節(jié)點(diǎn)后逐漸失效、光刻工具接近物理極限的背景下，為解決芯片發(fā)展瓶頸而提出的新路徑。其核心思想是用“時(shí)間縮放”替代傳統(tǒng)的“幾何縮放”，雖然幾何縮放本身也實(shí)現(xiàn)了時(shí)間縮放，但兩者結(jié)合可達(dá)到廣義統(tǒng)一。τ可分解為晶體管、電路、芯片、系統(tǒng)四個(gè)優(yōu)化層面，不同設(shè)備優(yōu)化進(jìn)度差異顯著，如AI工作負(fù)載每年可優(yōu)化10倍。 在手機(jī)芯片方面，τ縮放的核心是芯片。華為借助邏輯折疊開啟手機(jī)芯片的τ縮放，通過局部關(guān)鍵路徑折疊，將晶體管密度從155 MTr/mm2提升至238 MTr/mm2，核心頻率從2.75GHz提升至3.1GHz，這是過去需3年幾何級(jí)數(shù)擴(kuò)展才能實(shí)現(xiàn)的效果。未來10年，邏輯折疊有望從局部擴(kuò)展到全規(guī)模多層折疊，預(yù)計(jì)2031年高端芯片晶體管密度將達(dá)到1.4nm等效水平，且成本降低30%。 在智算中心AI芯片方面，由于算力瓶頸更多呈現(xiàn)在數(shù)據(jù)傳輸中，華為通過系統(tǒng)架構(gòu)（統(tǒng)一總線）、近封裝光學(xué)引擎（Hi-ONE）及封裝拓?fù)渲亟M（3D折疊）三個(gè)層面提升。3D折疊將改變傳統(tǒng)2.5D布局，將邏輯芯片遷移至垂直表面形成垂直集成堆疊，約在2030年昇騰990將把邏輯折疊引入AI芯片，3D折疊將成為2035年前智算中心τ縮放的主要載體，預(yù)計(jì)2026-2035年硬件集成度提升超100倍。 該定律對(duì)產(chǎn)業(yè)鏈的影響包括：1. AI算力中數(shù)據(jù)傳輸與計(jì)算同等重要，邏輯和內(nèi)存將從解耦走向融合，內(nèi)存和封裝供應(yīng)商影響力提升；2. 邏輯堆疊要求EDA將多個(gè)堆疊芯片視為單一實(shí)體，τ原生EDA工具將成為未來10年重要賦能工具；3. 產(chǎn)業(yè)重心不再始終集中在光刻技術(shù)前沿，封裝、內(nèi)存帶寬、架構(gòu)設(shè)計(jì)擁有戰(zhàn)略地位。