Chiplet優勢及發展機遇分析

Chiplet目前聚焦于高性能算力芯片，可以顯著提升算力和能效， 是持續提高集成度和芯片算力的重要途徑。

Chiplet可獲得更高的集成度。通常來說，由于光刻掩膜版的尺寸限定在33mm * 26mm，單個芯片的面積一般不超過 800mm2，而Chiplet通過多個芯片的片間集成，可以在封裝層面突破單芯片上限，進一步提高集成度。Chiplet 能夠提高芯片設計彈性，同時降低設計成本。SoC方案采用統一的工藝制程，導致SoC芯片上各部分要同步進行迭代。 Chiplet 芯片一般采用先進的封裝工藝，將小芯片組合代替形成一個大的單片芯片，可以對芯片上的部分單元進行選擇性迭代， 迭代部分裸芯片后即可制作出下一代產品，加速產品上市周期。并且，Chiplet通過采用已知合格裸片進行組合，可以有效縮短 芯片的研發周期及節省研發投入。同時Chiplet 芯片通常集成應用較為廣泛和成熟的芯片裸片，可以有效降低了Chiplet 芯片的 研制風險，從而減少重新流片及封裝的次數，有效節省成本。

Chiplet能夠顯著提高大型芯片的良率。一般的芯片生產中，一片晶圓都會切割出很多裸片。 對于有缺陷且無法“修復”的芯 片，剔除就可以了。 在同樣的缺陷分布情況下，晶圓上的裸片越大（分割的數量越少），缺陷的影響就越大（剔除的面積就約 大）。Chiplet方案通過將大芯片分成更小的芯片，將單一裸片面積做小，有效地提高了芯片良率。

根據工藝制造良率Bose-Einstein模型: Yield=1/(1+A*D0 ) n (A代表芯片面積，D0 代表缺陷密度，n代表掩膜版層數相關系 數)。單芯片的面積越大，良率越低，對應 制造成本也越高。 隨著工藝演進，實現相同功能的情況下單 芯片面積幾乎不會縮小，而Chiplet合理地 將不用功能有效劃分到不同工藝節點的芯 片上，可以有效降低成本。在 SoC設計中， 模擬電路、大功率 I/Os 等對制程并不敏感， 并無使用高端制程的必要，因此若將 SoC 中的功能模塊劃分為單獨的Chiplet，針對 其功能選擇最為合適的制程，可以使芯片 尺寸最小化，進而提高良率并降低成本。

Chiplet發展涉及整個半導體產業鏈，將影響到從 EDA廠商、晶圓制造和封裝公司、芯粒IP供應商、Chiplet產品及系統 設計公司到Fabless設計廠商的產業鏈各個環節的參與者。在芯片設計端，基于IP復用的模式，設計能力較強的IP供應商有潛力演變為Chiplet供應商，這就要求IP供應商具備高端 芯片的設計能力，以及多品類的IP布局及平臺化運作。建議關注國內平臺化的IP供應龍頭芯原股份，以及積極布局2.5D 封裝技術的國芯科技。在EDA軟件端，由于Chiplet有更多異構芯片和各類總線的加入，整個過程會變得更加復雜，對EDA工具也提出了新要 求。同時，Chiplet對制程沒有太高要求，并且全球標準未確定，國內和國外的EDA軟件差距較小。國內EDA企業需要 提升基礎能力，應對堆疊設計帶來的諸多挑戰，比如對熱應力、布線、散熱、電池干擾等的精確仿真。