國內(nèi)先進(jìn)制程晶圓制造技術(shù)替代方案有哪些？

由于極紫外(EUV)光刻機(jī)的供應(yīng)限制，及其采購和使用的高昂成本，中國和海外企 業(yè)積極尋求其的替代方案。新工藝、三維異構(gòu)/先進(jìn)封裝、新材料、新型晶體管結(jié) 構(gòu)在內(nèi)多種替代方案應(yīng)運(yùn)而生，為中國半導(dǎo)體產(chǎn)業(yè)在缺乏極紫外光刻機(jī)的條件下 繼續(xù)提升工藝制程創(chuàng)造了可能。

1.多重圖形化技術(shù)，有望暫時(shí)解決燃眉之急

采用 193nm 光源的 DUV 光刻機(jī)，其極限分辨率為 38nm；故集成電路中微小結(jié)構(gòu) 成型，通常需要使用多重圖形化技術(shù)。多重圖形化技術(shù)主要包括：自對(duì)準(zhǔn)多重圖 形(SAQP/SADP)、多重曝光刻蝕(LELE/LELELE)兩大類。在缺乏 EUV 光刻機(jī)的條 件下，多重圖形化技術(shù)，未來有望廣泛應(yīng)用于中國大陸的先進(jìn)制程產(chǎn)線。

SAQP 全稱 Self-Aligned Quadruple Patterning，即自對(duì)準(zhǔn)四重成像技術(shù)，它是一種 在晶圓上進(jìn)行多次蝕刻和薄膜沉積，以增加晶體管密度從而提升芯片性能的技術(shù)。 SADP 技術(shù)先利用浸沒式光刻機(jī)形成節(jié)距較大的線條結(jié)構(gòu)，再使用刻蝕設(shè)備和薄 膜沉積設(shè)備，通過側(cè)墻圖形轉(zhuǎn)移的方式，每次形成間距為原先 1/2 的線條結(jié)構(gòu)。 SAQP 技術(shù)比較適合線條排列規(guī)則的圖形層，如 FinFET 工藝中的 Fin 或后段金屬 線條。SADP 技術(shù)由于對(duì)光刻套刻對(duì)準(zhǔn)的精度要求較低，故降低了對(duì)光刻機(jī)的要 求；但增加了對(duì)設(shè)計(jì)圖形的限制，對(duì)刻蝕設(shè)備和薄膜沉積設(shè)備也有較高的要求。

除自對(duì)準(zhǔn)多重圖形外，多重曝光技術(shù)也是先進(jìn)制程技術(shù)攻關(guān)的一大利器。多重曝 光光刻工藝是將版圖圖案分解到多張不同的掩膜版上，通過多次曝光和刻蝕的迭 代過程，最終形成完整的硅片圖案。如何將 GDSII 設(shè)計(jì)版圖圖案分配到多張不同 的掩膜版上，使得在同一張掩膜版上的圖案沖突最少，是多重曝光版圖分配方法 的關(guān)鍵； 在 20/22 納米工藝技術(shù)節(jié)點(diǎn)中，雙重曝光光刻工藝已得到廣泛應(yīng)用。但在 14/16 納 米工藝技術(shù)節(jié)點(diǎn)，隨著集成電路特征尺寸的進(jìn)一步縮小，版圖圖案更加密集，開 始引入三重曝光光刻技術(shù)。三重曝光通常使用曝光-刻蝕-曝光-刻蝕-曝光-刻蝕 (LELELE)工藝進(jìn)行生產(chǎn)。

三重曝光(LELELE)技術(shù)將線條密集的目標(biāo)電路圖案，分解成三個(gè)獨(dú)立的較不密集 圖案。接著采用三個(gè)獨(dú)立的光罩，通過光刻將三個(gè)較不密集的獨(dú)立圖案，轉(zhuǎn)移到 晶圓上。這項(xiàng)技術(shù)可有效降低光刻工藝的復(fù)雜性，提高分辨率水平，能夠形成尺 寸更小的圖案；但是由于其涉及多次光刻步驟，存在過程繁瑣、成本高、周期長(zhǎng)、 套刻精準(zhǔn)度難以控制等問題。

由于多重圖形化技術(shù)的所需的光刻、刻蝕、沉積等步驟數(shù)量較多，其在 7nm 節(jié)點(diǎn) 往后遇到了良品率較低和成本較高的問題。臺(tái)積電、三星等國際領(lǐng)先晶圓代工企 業(yè)，在 7nm 節(jié)點(diǎn)以后開始大量使用 EUV 光刻技術(shù)取代使用 DUV 光刻的多重圖 形化技術(shù)。

針對(duì)中國大陸繼續(xù)使用 DUV 光刻機(jī)+多重圖形化技術(shù)生產(chǎn)比 7nm 更高端制程的 可能性，臺(tái)積電前研發(fā)副總監(jiān)，浸沒式光刻技術(shù)奠基人林本堅(jiān)表示，依托現(xiàn)有的 浸沒式 DUV 光刻機(jī)，通過四重曝光制造出 5nm 芯片依然是可行的；后續(xù)最多可 以通過六重曝光模式，實(shí)現(xiàn)更先進(jìn)的工藝。然而，在使用 DUV 機(jī)器時(shí)，在多次 曝光期間需要精確對(duì)準(zhǔn)，需要時(shí)間，并且有可能發(fā)生未對(duì)準(zhǔn)的情況，從而導(dǎo)致產(chǎn) 量降低和制造這些晶圓的時(shí)間大幅增加，導(dǎo)致多重曝光路線耗時(shí)且價(jià)格昂貴，還 會(huì)影響整體良率。 綜上，雖然依靠 DUV 光刻機(jī)生產(chǎn)更先進(jìn)制程的芯片有難度， 但各種多重圖形化技術(shù)仍有望推動(dòng)國內(nèi)半導(dǎo)體制造產(chǎn)業(yè)朝更先進(jìn)發(fā)展。

2.三維異構(gòu)技術(shù):另辟蹊徑規(guī)避部分物理瓶頸

隨著各類型芯片中晶體管數(shù)量持續(xù)增長(zhǎng)，基于摩爾定律的集成電路發(fā)展路徑遭遇 瓶頸，已經(jīng)無法滿足對(duì)計(jì)算力、存力等更高的需求。

我國先進(jìn)算力芯片的發(fā)展主要面臨內(nèi)存墻、功耗墻、先進(jìn)制程三大困難。內(nèi)存墻 是源于馮·諾依曼結(jié)構(gòu)將計(jì)算和存儲(chǔ)分開，數(shù)據(jù)傳輸帶寬限制了算力發(fā)揮，導(dǎo)致 計(jì)算單元空轉(zhuǎn)；功耗墻限制了終端續(xù)航能力、便攜性、應(yīng)用場(chǎng)景擴(kuò)展；先進(jìn)制程 的技術(shù)發(fā)展接近物理極限導(dǎo)致成本急劇升高，國內(nèi)先進(jìn)制程發(fā)展也面臨海外在晶 圓代工、設(shè)備、材料、軟件方面的限制。

2015-2025 年的過渡期期間，需要大量結(jié)構(gòu)、材料創(chuàng)新，才能勉強(qiáng)支撐摩爾定律。 2025 年后，所有高性能芯片對(duì)集成度要求高、對(duì)功耗要求低、帶寬要求高的產(chǎn)品 都會(huì)走向異構(gòu)集成路線。百萬級(jí)連線、功能完整的單芯片異構(gòu)集成有望會(huì)成為 3DIC 的理想形態(tài)。

三維異構(gòu)集成的關(guān)鍵技術(shù)包括實(shí)現(xiàn)信號(hào)傳輸和互連的硅通孔技術(shù)、硅橋技術(shù)、玻 璃通孔技術(shù)、再布線層技術(shù)、微凸點(diǎn)技術(shù)等，不同關(guān)鍵技術(shù)相互融合、共同助力 三維異構(gòu)集成技術(shù)的發(fā)展。印刷電路板(PCB)級(jí)別的集成成本低，但最小特征尺寸 只能達(dá)到 10μm 左右，5~8μm 的特征尺寸只能在局部實(shí)現(xiàn)，集成密度繼續(xù)提高的 難度較大。新興的三維異質(zhì)異構(gòu)集成聚焦于亞微米至 10μm 特征尺寸級(jí)別的互聯(lián)， 成本相對(duì)較低。晶圓代工級(jí)別的集成可在硅/玻璃轉(zhuǎn)接板上，實(shí)現(xiàn)更高互聯(lián)密度， 互聯(lián)結(jié)構(gòu)的特征尺寸甚至可達(dá)納米級(jí)，但其工藝的成本較高，產(chǎn)業(yè)化大規(guī)模應(yīng)用 難度較大。

3D 異構(gòu)集成技術(shù)涉及垂直堆疊內(nèi)存和邏輯單元，這種垂直集成縮短了數(shù)據(jù)路徑， 提高了能源效率，并允許更高的互連密度，可以繞過一些傳統(tǒng)上限制芯片性能的 物理限制。 中國大陸的武漢新芯等企業(yè)在三維異構(gòu)集成電路領(lǐng)域有相關(guān)研究，有望推動(dòng)國內(nèi) 三維異構(gòu)技術(shù)加快發(fā)展，從而部分緩解先進(jìn)制程晶圓代工受限的影響。

3. 新型晶體管結(jié)構(gòu)與材料，有望帶來革命性變化

3.1 GAA 技術(shù)助力先進(jìn)邏輯制程發(fā)展

FinFET 是鰭場(chǎng)效應(yīng)晶體管的縮寫，是一種先進(jìn)的晶體管架構(gòu)，與平面結(jié)構(gòu) （PLANAR）的晶體管相比，可以更好地控制流經(jīng)溝道的電流。這樣可以降 低漏電流，從而提高性能和電源效率。但隨著 FinFET 的尺寸越來越小，鰭片 變得越來越窄、越來越高，F(xiàn)inFET 架構(gòu)正在被推向極限，業(yè)界開始轉(zhuǎn)向被稱為全 環(huán)繞柵極（GAA）的新架構(gòu)，以進(jìn)一步提高性能和電源效率。

全環(huán)繞柵極（GAA）是一種晶體管架構(gòu)，將 FinFET 的通道設(shè)計(jì)側(cè)向轉(zhuǎn)動(dòng)，使通 道是水平的而不是垂直的；與 FinFET 架構(gòu)中的三面環(huán)繞通道不同，GAA 結(jié)構(gòu)中 的結(jié)構(gòu)為四面環(huán)繞通道，可更好地控制晶體管開關(guān)。GAA 晶體管具有更低的可變 性、更高的性能、更低的功耗。

GAA 結(jié)構(gòu)集成電路的生產(chǎn)制造過程，借鑒了許多 FinFET 的成熟工藝。但是也有 包括外延、選擇性去除、集成材料解決方案、電子束計(jì)量在內(nèi)的新技術(shù)。

3.2 3D DRAM 技術(shù)助力內(nèi)存產(chǎn)業(yè)突破原有極限

DRAM 芯片制程工藝已達(dá)到 10nm 級(jí)別，雖然還未達(dá)到最后極限，但工藝完整性、 成本、電容器漏電和干擾、傳感裕度等方面的挑戰(zhàn)愈發(fā)明顯，要在更小的空間內(nèi) 實(shí)現(xiàn)穩(wěn)定的電荷存儲(chǔ)和讀寫操作變得更困難；通過增高電容器并減小面積，以提 高電容密度的方法即將面臨極限。

云計(jì)算、人工智能、大數(shù)據(jù)分析等領(lǐng)域?qū)Ω咝阅?DRAM 內(nèi)存芯片的需求持續(xù)攀 升，在市場(chǎng)需求和技術(shù)創(chuàng)新的驅(qū)動(dòng)下，3D DRAM 成為了業(yè)界迫切想突破 DRAM 工藝更高極限的新路徑。

3D DRAM 是一種具有全新結(jié)構(gòu)的存儲(chǔ)芯片，它的結(jié)構(gòu)與較為成熟的 3D NAND 有 類似之處，但是制造難度更大。3D DRAM 架構(gòu)并非簡(jiǎn)單地將 2D DRAM 組件堆 疊在一起，也與 HBM 不同；3D DRAM 的架構(gòu)經(jīng)過重新設(shè)計(jì)，生產(chǎn)過程需要采用 先進(jìn)的刻蝕、沉積、GAA 等工藝技術(shù)和先進(jìn)封裝技術(shù)。 3D DRAM 設(shè)計(jì)重點(diǎn)是解決制程節(jié)點(diǎn)微縮和多層堆疊的難題，另外，還有電容器 和晶體管微縮，以及單元間連接和通孔陣列，還要制定相應(yīng)的工藝規(guī)格。

美光從 2019 年起就開始了 3D DRAM 的研究，擁有 30 多項(xiàng)與 3D DRAM 相關(guān)的 專利，獲得的專利數(shù)量是三星和 SK 海力士的 2~3 倍。三星電子預(yù)計(jì)，DRAM 產(chǎn) 業(yè)將于 2030 年前將制程壓縮至 10nm 以下，現(xiàn)有設(shè)計(jì)方案難以進(jìn)一步擴(kuò)展；三星 在半導(dǎo)體產(chǎn)業(yè)會(huì)議 Memcon 2024 上表示，2025 年后將進(jìn)入 3D DRAM 時(shí)代。

SK 海力士報(bào)告其五層堆疊的 3D DRAM 內(nèi)存良率已達(dá) 56.1%，實(shí)驗(yàn)中的 3D DRAM 展現(xiàn)出與目前 2D DRAM 相似的特性。但 SK 海力士也指出 3DDRAM 表 現(xiàn)出不穩(wěn)定的性能特征，需要堆疊 32 到 192 層存儲(chǔ)單元才能實(shí)現(xiàn)普遍應(yīng)用。國 產(chǎn) DRAM 芯片制造商長(zhǎng)鑫存儲(chǔ)（CXMT），在舊金山舉行的第 69 屆 IEEE 國際 電子元件年會(huì)（IEDM）上發(fā)表了一篇論文，展示了環(huán)繞式閘極結(jié)構(gòu)（GAA）技術(shù)， 該論文描述了與新型 DRAM 結(jié)構(gòu)可行性相關(guān)的基礎(chǔ)研究。 綜上 3D DRAM 技術(shù)有望助力國內(nèi) DRAM 內(nèi)存產(chǎn)業(yè)部分緩解光刻機(jī)受限帶來的 困難。