好的FPGA的設(shè)計難點在哪里？

FPGA 的設(shè)計難點在于以下幾個方面：

一是產(chǎn)品定義上，必須平衡市場上各個需求，難度在于如何平衡可編程功能和固化功能。在 FPGA 中嵌入固 化單元，往往比使用 LUT、寄存器等萬能資源來說，擁有更低的功耗和面積。例如，固化了 AD/DA 和 ARM 核的 RFSoC FPGA，就比使用分立的“ARM+AD/DA+FPGA”的方案，面積要減少 50%、功耗降低 30%-40%、成本降低 40%-60%。盡管如此，要嵌入哪些固化單元需要設(shè)計者權(quán)衡，因為 FPGA 的開發(fā)者購買的是整個 芯片，他們?nèi)杂锌赡転樽约翰恍枰蛘卟皇褂玫墓δ芨顿M；另一方面，如果 FPGA 的固化功能太少，其在市 場上的競爭力就大為降低，因為客戶不得不使用太多的寶貴的可編程邏輯資源，去實現(xiàn)本來應(yīng)該固化的功能， 功耗和時延均大幅增加。這都需要 FPGA 公司有非常好的客戶的溝通。 Altera 歷史上在 Excalibur 的失敗，說明了產(chǎn)品定義和需求匹配的重要性。在 FPGA 上嵌入處理器 硬核，早在 2000 年就有過嘗試。

在 0.18/0.15μm 節(jié)點中，Altera 為了和賽靈思在性能上競爭，將 ARM9 嵌入到了其最新的 SOPC FPGA Excalibur 中，成為業(yè)內(nèi)首個將處理器嵌入到 FPGA 的廠商。 然而，剛剛經(jīng)歷科網(wǎng)泡沫的客戶將功耗提升到了和性能同等重要的位置，不愿意為過高性能的 FPGA 付費，對 FPGA 需求仍然在靈活性上，使得 Altera 在 0.18/0.15μm 的 FPGA 市場份額陡降至 20%， 而此前賽靈思和 Altera 一直都維持在 6-4 分成的局面。Altera 之后吸取了教訓，在嵌入固化單元時進 行了非常小心的考慮，不再一味強調(diào)產(chǎn)品的性能，而是強調(diào)了解客戶需求，并在隨后的 0.13μm/90nm 節(jié)點推出了針對高端市場的 Stratix 和中低容量的 Cyclone，在 90nm 市占率反超賽靈思。

二是從技術(shù)上，體現(xiàn)在必須跟上最新的制程，制程領(lǐng)先是 FPGA 市場份額最直接的決定因素。FPGA 的通用 性使其走線和面積比起 ASIC 來說不是最優(yōu)。因此，F(xiàn)PGA 必須在制程上做到領(lǐng)先 ASIC 或者 ASSP 數(shù)代， 以帶來更有競爭力的性能表現(xiàn)，這使得 FPGA 對制程的追逐是必然的選擇。此外，F(xiàn)PGA 從新品發(fā)布到量產(chǎn) 階段中間存在客戶導入環(huán)節(jié)，在這期間客戶評估不同廠商新推出的 FPGA，最后確定一家在后續(xù)量產(chǎn)的產(chǎn)品 中使用，并在上面完成自己的電路設(shè)計，即一個 Design-win，這一過程通常需要 9-12 個月。由于開發(fā)環(huán)境、 產(chǎn)品架構(gòu)等各不相同，一旦確定了之后，用戶轉(zhuǎn)移到另一家 FPGA 是非常困難和費時的。這種高綁定的特點， 造就了 FPGA 非常強的壁壘，使得最先推出的玩家往往能贏得大部分市場份額。

一般來說，在最新制程的 design-wins 能預測 2-3 年后在 FPGA 市場的份額。FPGA 龍頭賽靈思歷史上是制程領(lǐng)導者，市場份額從 2000 年后便維持在 50%的水平，除了 Altera 能跟上賽靈思的節(jié)奏，行業(yè)其他玩家均落后龍頭 2-3 個代際。 從 Altera 在 40nm 的趕超可以看出制程領(lǐng)先對 FPGA 的重要性。2008 年，由于聯(lián)電在 40nm 節(jié)點 出現(xiàn)交付問題，使得長期和聯(lián)電合作的賽靈思 40nm 新品推出受阻，而長期與臺積電合作的 Altera 則首先推出 40nm，并在歷史上首次成為制程領(lǐng)導者。在 2 年后的 2010 年，Altera 憑借在 40nm 的 優(yōu)勢，市場份額從 36%躍升至 40%，而賽靈思的市場份額則多年來首次下降到 50%以下。此前的格局是賽靈思大概 50%的份額，Altera 在 30%的份額，此次領(lǐng)先使得 Altera 從 08 年的 36%逐年躍升 至 11 年的 42%，整體市場份額提升大概 6 個點。賽靈思隨后將主晶圓廠切換至臺積電，并首先推出 28nm 產(chǎn)品，在 12 年奪回了被 Altera 吃掉的份額。

FPGA 技術(shù)上的第二個難點在于架構(gòu)創(chuàng)新。FPGA 設(shè)計不是簡單地堆疊邏輯單元，制程對性能的幫助亦是有 限的，如何排布邏輯單元和各固化單元，來平衡性能提升和面積、時延、功耗之間的矛盾，是非常重要的問 題，而架構(gòu)是 FPGA 廠商對這個問題給出的答案。FPGA 廠商必須不斷推出新架構(gòu)實現(xiàn)的技術(shù)，并以專利的 形式固定下來，以適應(yīng)下游不斷增長的性能、功耗和成本的需求。FPGA 的架構(gòu)設(shè)計需要考慮 LUT 的大小、 BLE 的大小、邏輯塊大小、互聯(lián)結(jié)構(gòu)等許多因素。好的架構(gòu)，更容易充分地利用邏輯資源，功耗和時延通常 也更低。FPGA 巨頭賽靈思和 Altera 通常與學界緊密合作，諸如多倫多大學等科研院所為 FPGA 的架構(gòu)演進 和算法迭代做了非常重要的貢獻。 三是 FPGA 硬件和設(shè)計工具綁定的特點，使得 EDA 和硬件必須做到并重開發(fā)。FPGA 的 EDA 有兩個方面的競爭因素考量：1）軟件的易用性；2）核心的“映射-包裝-布局布線”算法。前者可以稍落后于硬件，而 后者是和硬件的架構(gòu)高度綁定的，必須與硬件同時發(fā)展。我們在前文提過，雖然仿真等工作可以由第三方 EDA 完成，但由于架構(gòu)不公開，并不存在通用的 FPGA 布局布線工具，布局布線只能由 FPGA 廠商自己的 EDA 軟件完成。因此，F(xiàn)PGA 的容量每上一個臺階，就必須更新配套的“映射-包裝-布局布線”三大算法。

有過通用的 FPGA 全流程 EDA 開發(fā)嘗試，但都無一例外失敗了。對于客戶來說，切換 FPGA 廠商不僅僅是 適應(yīng)新的開發(fā)環(huán)境所花費的時間和經(jīng)歷，其設(shè)計在 FPGA 上實現(xiàn)的效率亦各不相同。而且開發(fā)軟件是以免費 或者非常低的價格提供給購買了 FPGA 的用戶的，軟件本身不產(chǎn)生收入。這種硬件和軟件高綁定的特點，使 得 FPGA 新進廠商在攻克了硬件的諸多技術(shù)難點外，還要完成配套軟件的開發(fā)，這是 FPGA 的設(shè)計難于其它 類型芯片的原因，亦是 FPGA的進入壁壘如此之高的原因之一。歷史上賽靈思和 Altera 都曾與第三方的 EDA， 比如 Synopsys、Mentor 合作優(yōu)化仿真以及綜合的流程，但布局布線從來只在自己的 EDA 上進行。 軟硬件并重的特點，使得 FPGA 呈現(xiàn)“重”研發(fā)的特點。FPGA 軟硬件綁定的特點，使得 FPGA 廠商除了 芯片設(shè)計外，還需要額外投入軟件研發(fā)的費用。例如，1992 年，處于迅速發(fā)展時期的賽靈思，每年的研發(fā)大 約有 50%投入到硬件，50%投入到 EDA 中；即使在市場地位后穩(wěn)固的 2001 年，每年也有 40%的研發(fā)投入 在軟件。在 2000 年后，隨著 FPGA 的容量和復雜度大幅增加，F(xiàn)PGA 廠商的研發(fā)費率均大幅提升，全球 FPGA 前三賽靈思、Altera 和 Lattice 的研發(fā)費率均常年保持在 20%的水平，遠高于芯片設(shè)計公司的平均 10%水平。

此外，如今 FPGA 廠商不止提供傳統(tǒng)的 FPGA 芯片，還提供許多板級的方案，以減少使用者的開發(fā)難度， 培養(yǎng)用戶黏性。傳統(tǒng)的 FPGA 銷售方式是“FPGA 芯片+贈送免費的 EDA 工具”。現(xiàn)在，F(xiàn)PGA 廠商更多地 銷售相應(yīng)的板級應(yīng)用方案，目的是為了減少使用者的開發(fā)難度，培養(yǎng)用戶黏性。